Intel và TSMC sắp công bố tiến trình phát triển transistor CFET tại IEDM 2023

Intel và TSMC dự kiến sẽ công bố tiến trình phát triển transistor CFET (vertically-stacked complementary field effect transistors) tại hội nghị International Electron Devices Meeting (IEDM) 2023 sắp tới, theo báo cáo của eeNewsEurope. CFET được thiết lập để kế thừa transistor GAA (gate-all-around), dự kiến sẽ ra mắt thị trường trong thập kỷ tới.

Khái niệm CFET, liên quan đến việc xếp chồng các transistor n- và p- lên nhau, lần đầu tiên được giới thiệu bởi viện nghiên cứu IMEC vào năm 2018. Trong khi hầu hết các nghiên cứu ban đầu đến từ giới học thuật, các công ty thương mại như Intel và TSMC hiện đã tham gia vào lĩnh vực này và đang tích cực khám phá loại transistor thế hệ tiếp theo này.

Các nhà nghiên cứu của Intel đã xây dựng một CFET 3D monolithic, kết hợp ba nanoribbons n-FET được xếp chồng lên trên ba nanoribbons p-FET, duy trì khoảng cách thẳng đứng 30nm. Bài trình của Intel có tựa đề "Demonstration of a Stacked CMOS Inverter at 60nm Gate Pitch with Power Via and Direct Backside Device Contacts" sẽ mô tả các mạch thử nghiệm inverter chức năng sử dụng CFET ở bước cổng 60nm. Thiết kế này cũng có tính năng epitaxy nguồn-cống xếp lớp theo chiều dọc và các ngăn xếp cổng kim loại đôi, cũng như kết hợp việc phân phối năng lượng phía sau PowerVia của công ty.

Không kém cạnh đối thủ, TSMC sẽ thảo luận về phương pháp CFET thực tế của mình, được thiết kế riêng cho công nghệ logic và có bước cổng 48nm. Thiết kế của nhà máy đúc nhấn mạnh đến việc xếp lớp các transistor nanosheet loại n lên trên các đối tác loại p, tự hào có tỷ lệ dòng điện bật / tắt đáng chú ý trải dài sáu cấp độ.

Các transistor của TSMC đã chứng minh độ bền của chúng, với hơn 90% vượt qua thử nghiệm thành công, theo công ty. Mặc dù công ty thừa nhận rằng cần phải có thêm các tính năng để khai thác hoàn toàn khả năng của công nghệ CFET, nhưng công việc đang diễn ra đại diện cho một bước ngoặt quan trọng hướng tới mục tiêu này.

CFET giới thiệu một sự thay đổi đáng chú ý trong thiết kế transistor, với việc xếp chồng theo chiều dọc cho phép đặt hai transistor trong dấu chân của một transistor, do đó tăng mật độ transistor trên chip. Thiết kế này không chỉ mở đường cho hiệu quả sử dụng không gian được nâng cao, mà còn thúc đẩy bố cục mạch logic CMOS được sắp xếp hợp lý hơn, tạo điều kiện thuận lợi cho việc cải thiện hiệu quả thiết kế.

Ngoài ra, cấu trúc vốn có của CFET có thể dẫn đến giảm thiểu các hiệu ứng ký sinh, mang lại khả năng cải thiện hiệu suất và hiệu quả năng lượng. Khả năng thiết kế thích ứng của chúng, chẳng hạn như khả năng cân bằng các biến thể kênh NMOS và PMOS, kết hợp với các cải tiến như phân phối năng lượng phía sau, càng làm đơn giản hóa quy trình sản xuất, biến CFET trở thành một phát triển đầy hứa hẹn trong lĩnh vực công nghệ transistor.

Nỗ lực của cả Intel và TSMC đều nêu bật tầm quan trọng của công nghệ CFET đối với tương lai của ngành công nghiệp bán dẫn.