DRAM 3D: Giải pháp cho vấn đề quy mô DRAM

Nếu có một sản phẩm công nghệ mà việc thu nhỏ không hoạt động tốt, thì đó là DRAM. Có một số lý do cho điều này, quan trọng nhất là thiết kế thực tế của các tế bào DRAM và cách nó liên quan đến quá trình sản xuất. Nhưng theo Lam Research, kết quả cuối cùng của những khó khăn về quy mô này có nghĩa là các nhà nghiên cứu trong lĩnh vực DRAM có thể hết cách để tăng mật độ quy mô của DRAM sớm nhất là sau năm năm nữa.

Trong bối cảnh này, Lam Research, một công ty chuyên về thiết kế mạch bán dẫn, đã công bố đề xuất về cách các sản phẩm DRAM trong tương lai có thể phát triển. Và tương lai đó có thể rất well be 3D, vì vậy có vẻ như các khối bộ nhớ không quá xa tầm tay. Theo công ty, chúng ta sẽ mất khoảng năm đến tám năm để có thể thiết kế một thiết bị DRAM 3D có thể sản xuất được, khiến thế giới có thể có khoảng ba năm cách biệt giữa thời điểm kết thúc quy mô DRAM 2D và quy mô DRAM 3D bắt đầu.

Sử dụng phần mềm SEMulator3D độc quyền của mình, Lam Research đã lặp lại các thiết kế DRAM 3D khả thi. Trọng tâm của họ là giải quyết các thách thức về quy mô và xếp lớp, thu nhỏ tụ điện và transistor, kết nối giữa các cell và mảng via (như TSV của TSMC [Vias qua Silicon], thứ mà chúng ta đã thấy trong các thiết kế bán dẫn 3D khác). Cuối cùng, công ty đã đặt ra các yêu cầu về quy trình cho phép sản xuất thiết kế được đề xuất của họ.

Do cách thức thiết kế các cell DRAM, sẽ không thể chỉ đặt các thành phần DRAM 2D nằm ngang để sau đó xếp chúng lên nhau. Điều này xảy ra bởi vì các cell DRAM có tỷ lệ chiều cao lớn (chúng cao hơn chiều dày). Đặt chúng nằm ngang sẽ cần khả năng khắc và lấp đầy bên (và độ sâu bên) khác nhau vào khu vực silicon hoạt động.

Do hiểu được kiến ​​trúc của chính nó, bạn có thể thay đổi và điều chỉnh nó đồng thời cố gắng vượt qua các ràng buộc thiết kế. Tuy nhiên, điều này dễ nói hơn là làm, và có lý do tại sao chúng ta không có DRAM 3D ngay bây giờ. Các thiết kế mạch DRAM hiện tại cần về cơ bản ba thành phần: bitline (một cấu trúc dẫn điện để tiêm dòng điện); một transistor nhận đầu ra dòng điện của bitline và đóng vai trò là cổng điều khiển liệu dòng điện có thể chảy vào (và lấp đầy) mạch hay không; và một tụ điện, nơi dòng điện chạy qua bitline và transistor cuối cùng được lưu trữ dưới dạng bit (0 hoặc 1).

Lam Research đã sử dụng một số "mẹo" thiết kế chip để đạt được kiến ​​trúc hoạt động. Ví dụ, họ đã di chuyển bitline sang phía đối diện của transistor; bởi vì bitline không còn được bao quanh bởi tụ điện, điều này có nghĩa là nhiều transistor hơn có thể được kết nối với bitline chính nó, cải thiện mật độ chip.

Kiến ​​trúc DRAM cuối cùng của Lam Research cho phép số lượng transistor lớn hơn được cấp nguồn bởi cùng một bitline, cải thiện mật độ bộ nhớ đồng thời "làm phẳng" thiết kế để phù hợp hơn với quy mô 3D.

Để tối đa hóa mức tăng mật độ khu vực, Lam Research cũng đã áp dụng một số kỹ thuật sản xuất transistor tiên tiến nhất. Chúng bao gồm các thiết kế forksheet Gate-All-Around (GAA), mà Intel dường như đang khám phá cho các công nghệ cổng thế hệ tiếp theo.

Kiến ​​trúc DRAM được thiết kế lại do Lam nghiên cứu sau đó có thể được xếp chồng, với các lớp DRAM cell mới chồng lên nhau theo một quá trình không khác gì NAND. Nhưng trong khi quy mô NAND hiện đang ở mức 232 lớp, Lam Research ước tính rằng thế hệ đầu tiên của thiết kế DRAM 3D như của họ sẽ chỉ tận dụng tối đa 28 lớp xếp chồng.

**Với những cải tiến về kiến ​​trúc và thêm lớp, Lam Research ước tính rằng có thể đạt được mức tăng hai nút về mật độ DRAM — với những cải tiến hơn nữa có thể đạt được thông qua việc thêm các lớp bổ sung vào tòa nhà chọc trời DRAM. Như chúng ta đã thấy trong các công nghệ sản xuất khác, việc sử dụng mảng via (công nghệ nền tảng của TSV của